Intel 18AプロセスのEコアオンリーCPU「Xeon 6+（Clear Water Forest）」はどんなCPU？ 詳細を解説（1/4 ページ）

　以前、Intelの新型CPU「Core Ultraプロセッサ（シリーズ3）」について、製造プロセス「Intel 18A」と内部配線技術「PowerVIA」について深掘りした。

• →Intelの新型CPU「Core Ultraプロセッサ（シリーズ3）」を支える「Intel 18A」と「PowerVia技術」を見てきた

　その流れで、もう1つ紹介すべきCPUがある。開発コード名「Clearwater Forest」で呼称されていた、2026年前半（1～6月）に発売される予定のサーバ／データセンター向けCPU「Xeon 6+プロセッサ」の高効率コア（Eコア）オンリーモデルだ。

• →Eコア最大288基の「Xeon 6+」（Clearwater Forest）が2026年前半に登場　Intel 18Aプロセス採用で電力効率をアップ

　このCPUも、Intel 18AプロセスでPowerVIA技術を適用して作られている。どのようなCPUなのか、解説していきたい。

　今回は、主要部分が18Aプロセスノードで製造され、2026年前半にリリースされると見込まれている、このCPUにスポットを当ててみたい。

　Clearwater Forestという開発コード名の下で開発が進められてきたCPUは、結局「Xeon 6+」という名前になった。「Xeon 7」という名前が付くという予想もあったが、最終的にはEコアのみの「Xeon 6プロセッサ」（開発コード名：Sierra Forest）のマイナーチェンジ版ということで、こういう名前に落ち着いた。

　下のスライドは、EコアオンリーのXeon 6+プロセッサのスペック概要をまとめたものだ。

　これを見ると、最上段に「Xeon 6 6900Pとピン互換」と明記されている。そのため、Xeon 6000Pプロセッサ（開発コード名：Granite Rapids）のうち、AP（Advanced Performance）プラットフォームを採用するXeon 6 6900Pと同じCPUソケット「LGA 7529」を採用していることが分かる。

　今のところ、現行のEコアオンリー製品「Xeon 6700E」が採用していた「LGA4710」への対応は明言されていない。しかし、ベースタイルやI／Oタイルを2基に留めた「192コア／8chメモリ」仕様などが投入されれば、技術的にはLGA 4710対応版のリリースは不可能ではなさそうだ。

　Clearwater Forestは、Intelの最新パッケージング技術「EMIB 2.5D」「Foveros Direct 3D」を採用しており、Computeタイルを「ベースタイル」を介して他のタイルと相互接続（Interconnect）している。相互接続の詳細については次項に譲って、ここでは相互接続に使うベースタイルと、各種入出力を担う「I／Oタイル」について解説していく。

　ベースタイルは、他のダイを結び付ける、いわば“中核”を担うタイルだ。3nm相当の「Intel 3」プロセスで作られており、タイル同士をつなぐための配線などを備えている。

　先代のGranite Rapidsでは、メモリインタフェースをI／Oダイに搭載していたが、今回のClearwater Forestではベースタイル側に移設された。また、L3キャッシュもベースタイル上にある。

　さらに、配線以外のアクティブロジックについてもベースタイルが面倒を見る形を取るようになったので、Clearwater Forestのベースタイルは「アクティブベースタイル」とも呼ばれる。下図はそのレイアウトイメージで、最大規模だと3基用意される。

　ベースタイル同士の接合は、EMIB 2.5Dで行われる。ベースタイルには1基当たり192MBのL3キャッシュを搭載している。最大576MBのL3キャッシュは、「192MB×ベースタイル3基」という構成の場合の値となる。

　ベースタイルのメモリコントローラーは4チャンネル構成となっている。最大構成の場合、メモリコントローラーは4チャンネル×3＝12チャンネルを備えることになる。

　ここでもう一度、ベースタイルの図解を見ると、L3キャッシュが4つのセグメント（区画）に分けた感じで描かれているのが見て取れる。これは1セグメント当たり48MBのL3キャッシュを備えていることを意味する。

　Computeタイルが1基当たり最大24基のCPUコアを有していることは解説済みだが、このComputeタイルたちは、ベースタイルで縦に並んだL3キャッシュセグメントの“直上に”ぴったりと1つずつFoveros Direct 3Dで接合される。巨大なキャッシュダイをCPUダイにピンポイントで接合する技術は、AMDがRyzenシリーズに適用している「3D V-Cache」とよく似ている。

　PCI Expressバス、CXLバス、UPI（Ultra Path Interconnect）バスなど、各種入出力インターフェースを集約している「I／Oタイル」は、7nm相当の「Intel 7」プロセスで生産されている。

　Clearwater ForestのI／Oタイルは、パッケージの両端に1基ずつ合計2基を搭載している。上の図で表されているのは、1基あたりの図解ということだ。図解の左側には「タイル1基当たりに内包される機能ブロックの数」が示されているので、パッケージ全体では2倍の数を備えていることには留意してほしい。

　I／Oタイルにある8基の「アクセラレーター」は第4世代Xeonスケーラブルプロセッサ（開発コード名：Sapphire Rapids）から継続して搭載しているもので、具体的には以下のものを指す。

• Intel QAT (QuickAssist Technology)
• Intel DLB (Dynamic Load Balancer)
• Intel DSA (Data Streaming Accelerator)
• Intel IAA (In-Memory Analytics Accelerator)

　それぞれのアクセラレーターの機能は、以前に第5世代製品（開発コード名：Emerald Rapids）の記事で解説しているので、気になる人は参照してほしい。

• →「第5世代Xeonスケーラブルプロセッサ」はどう変わったのか？　その秘密を技術解説する

　PCI Express 5.0バスは、1基当たり48レーン、CXL 2.0バスは1基当たり32レーン、UPI 2.0バスは1基当たり96レーンを備えている。

　Clearwater Forestで使われているパッケージング技術は、Intelが持つ技術の“見本市”のような側面がある。EMIB 2.5DとFoveros Direct 3Dについて、それぞれ見ていこう。

　「EMIB 2.5D」のEMIBは「Embedded Multi-die Integrated Bridge」の略となる。簡単に説明すると、平面方向に並べた複数のダイを、インターポーザー基板を介して接続するパッケージスタイルとなる。

　現在、主に活用されているのは第2世代EMIBと呼ばれる、55μm～45μmのバンプピッチだとされる。

　「Foveros Direct 3D」はIntelが誇る最先端パッケージ技術の1つで、切り出された単体ダイとウエハとの接合（D2W：Die to Wafer）、あるいはウエハ“全体”の相互直接接合（W2W：Wafer to Wafer）が可能だとされる。接合時は「はんだバンプ」を使わず、銅と銅を直接熱処理して原子レベルで接合する。

　今回のClearwater Forestにおける接合ピッチは、第1世代の9μmで行ったという。ちなみに、第2世代では接合ピッチが3μmにまで短縮されているそうだ。

　ここで1つ補足しておくと、EMIB 2.5DとFoverosを併用すると、EMIB 2.5Dはブランド的に「EMIB 3.5D」と呼ばれるようになるという“呼称名成長マジック”がある。

　Intelのパッケージング技術には、今回ここで取り上げたもの以外にも、「FCBGA 2D／2D+」「Foveros 2.5D／3D」などがあるが、これらについてさらに知りたい人は過去の記事を参照してほしい。

• →そのあふれる自信はどこから？　Intelが半導体「受託生産」の成功を確信する理由【中編】